test video steven 2

作者 : steven G

爾定律(Moore’s Law)半導體製程上的影響力已經式微,先進封裝技術拿起了接力棒。扇出型晶圓級封裝(FO […]

爾定律(Moore’s Law)半導體製程上的影響力已經式微,先進封裝技術拿起了接力棒。扇出型晶圓級封裝(FOWLP)等先進技術可以提高元件密度、性能,並突破晶片I/O數量的限制。然而要成功利用這類技術,在晶片設計之初就要將封裝納入考量。

過去數十年來,半導體製程已經將晶片中電晶體線寬從數十微米(micron)逐步縮小到幾奈米(nanometer)等級,IC內部電晶體密度大約每18個月就會增加一倍,這就是著名的摩爾定律。但在此同時,設計和製造成本不斷上升、臨界餘裕度逐漸縮小,再加上其他許多挑戰,都阻礙半導體技術進一步的發展。此外,隨著單晶片內電晶體密度不斷提高,也為晶片連結帶來一些問題,例如I/O接腳數量以及晶片間互連速度都遭遇限制。

這些限制在需要大量高頻寬記憶體的應用——如邊緣人工智慧(AI)和雲端系統——中尤其是問題,為了解決這些問題並繼續提高元件密度,產業界已經開發出幾種先進的封裝技術,可讓多顆晶片整合在小巧、高性能的封裝中,功能運作就像是單個零件。

 

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過去數十年來,半導體製程已經將晶片中電晶體線寬從數十微米(micron)逐步縮小到幾奈米(nanometer)等級,IC內部電晶體密度大約每18個月就會增加一倍,這就是著名的摩爾定律。但在此同時,設計和製造成本不斷上升、臨界餘裕度逐漸縮小,再加上其他許多挑戰,都阻礙半導體技術進一步的發展。此外,隨著單晶片內電晶體密度不斷提高,也為晶片連結帶來一些問題,例如I/O接腳數量以及晶片間互連速度都遭遇限制。

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過去數十年來,半導體製程已經將晶片中電晶體線寬從數十微米(micron)逐步縮小到幾奈米(nanometer)等級,IC內部電晶體密度大約每18個月就會增加一倍,這就是著名的摩爾定律。但在此同時,設計和製造成本不斷上升、臨界餘裕度逐漸縮小,再加上其他許多挑戰,都阻礙半導體技術進一步的發展。此外,隨著單晶片內電晶體密度不斷提高,也為晶片連結帶來一些問題,例如I/O接腳數量以及晶片間互連速度都遭遇限制。

再加上其他許多挑戰,都阻礙半導體技術進一步的發展。此外,隨著單晶片內電晶體密度不斷提高

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  1. steventest point20210408表示:

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