如今已近九旬高齡的英特爾(Intel)共同創辦人Gordon Moore在1965年發表了一篇文章，提出了IC上電晶體數量會在接下來十年依循每年增加一倍的規律發展，其後這個理論根據數次演變，成為全球半導體產業界奉為圭臬的「摩爾定律」(Moore’s Law)，伴隨IC市場經歷半世紀的蓬勃發展，催生無數讓大眾日常生活更加便利、更豐富多彩的科技。

2015年，摩爾定律歡慶50週年，Moore本人在接受IEEE期刊《Spectrum》專訪時表示，其實他在發表那篇文章的時候只是分享一個趨勢觀察，因為當時IC技術正在改變整個電子產業的經濟模式、卻未被普遍承認；而他完全沒有想到那樣的一個理論居然被記得那麼久，甚至被稱為驅動產業發展的「定律」。

不過摩爾定律畢竟不是以嚴謹科學程序所定義的真正「定律」，Moore自己也說，那只是一種觀察與推測；許多人預測摩爾定律將在2015至2020年失效，而在2012年左右，摩爾定律開始出現速度趨緩的明顯跡象，當年全球半導體產業營收暨2011年僅2.1%的成長之後不升反降，出現了2.6%的負成長，接下來幾年的營收表現也一片低迷，不但不復以往動輒兩位數字的成長表現，在2015年還再度出現了2.3%的負成長。

半導體廠商們發現，要維持摩爾定律繼續推進的成本變得越來越龐大，製程微縮不再跟隨著電晶體單位成本跟著降低的效應，產業界從32/28奈米節點邁進22/20奈米製程節點時，首度遭遇了成本上升的情況；業界專家們將原因指向了遲遲未能「上檯面」的極紫外光(EUV)微影技術，就因為該新一代微影技術仍未能順利誕生，使得22奈米以下的IC仍得透過多重圖形(multi-patterning)方法來實現，這意味著複雜的設計流程、高風險，以及高昂的成本。

市場研究機構International Business Strategies (IBS)的資深半導體產業分析師Handel Jones估計，當半導體製程走向5奈米節點，IC設計成本將會是目前已經非常高昂之14/16奈米製程設計成本的三倍(圖1)，因此設計業者「需要有非常大量的銷售額才能回收投資。」

*圖1：IC設計成本越來越高
（來源：International Business Strategies）*

摩爾定律究竟還能走多遠？一旦摩爾定律正式走入歷史，半導體產業該如何繼續向前邁進？而在所謂的「後摩爾定律時代」，IC業者面臨的挑戰是什麼？又該如何因應？

EUV微影何時救場？

在一場1月初於美國加州舉行、由國際半導體產業協會(SEMI)主辦的年度產業策略高峰會(Industry Strategy Symposium，ISS)上，來自半導體產業界的專家指出，如果EUV技術在2020年順利問世，半導體技術演進還能持續到2025年。

產業顧問機構IC Knowledge總裁Scotten Jones在該場高峰會上表示：「我不認為摩爾定律已死，從事深度技術研發的人也不認為；」他指出，大廠英特爾(Intel)與Globalfoundries都透露半導體製程在後14奈米(post-14nm)節點能達到成本節省，「我相信我們有方法製造出讓成本降低的新一代電晶體。」

Jones預測5奈米節點將在2019年開始在某些製程步驟採用EUV技術，或許仍得採用某種形式的FinFET電晶體；至於再往下到3.5奈米節點，將會進展至採用水平奈米線(horizontal nanowire)，而該節點應該會是經典半導體製程微縮的終點；其後2.5奈米節點堆疊n型與p型奈米線，可望在2025年將電晶體密度增加60~70%。

對於EUV究竟何時能正式「上陣」，市場研究機構Semiconductor Advisors的分析師Robert Maire認為：「EUV微影真正開始量產應該是會在2020年；」他指出，台積電(TSMC)已經宣佈了將在5奈米節點採用EUV微影的計畫；而英特爾則可能會在7奈米採用EUV微影，與台積電的5奈米節點量產時程相當，時程預計是在2019年。

*圖2：各家半導體大廠先進製程節點量產時程
（來源：ISS、各家公司）*

而Globalfoundries技術長Gary Patton在2016年10月來台與本地媒體分享該公司最新技術與策略方向時則表示，他預期EUV微影技術要到2019年才會邁入成熟，而Globalfoundries在該時間點之前就會量產的7奈米製程應該不會採用該技術。

目前在市場上只有來自荷蘭的設備業者ASML能供應EUV微影系統，是該公司投入了三十年時間與龐大研發成本的成果，而該公司甚至獲得了英特爾、台積電與三星(Samsung)等半導體大廠的聯合投資，這些股東們的首要目標就是加速EUV技術的實現。ASML發言人表示：「我們預期EUV微影將在個位數奈米製程節點被應用於記憶體中的兩個或更多層；而在最先進的邏輯製程節點(7或5奈米)，則被應用於6~9層。」

ASML的第一代(採用0.33NA光學鏡片、實現約13奈米的線寬) EUV微影設備NXE:3400B將在今年正式出貨，預期吞吐量可達每小時125片晶圓、微影疊對(overlays)誤差容許度在3奈米以內；該公司表示已有4家邏輯晶片製造商、2家記憶體晶片製造商表示將在2018年左右採用第一代EUV系統進行量產。

*圖3：ASML的EUV微影設備發展藍圖
（來源：ASML）*

採用今日的浸潤式微影設備需要以多重光罩才能實現的電路圖形，若採用0.33NA的EUV系統預期只需要單一光罩步驟就可完成；不過半導體製程若再繼續往更細微節點邁進，就算採用EUV設備也可能需要多重圖形步驟。

為此ASML於去年11月就宣佈以11億美元收購光學大廠蔡司(Carl Zeiss)的24.9%股份，雙方將聯手研發數值孔徑(numerical aperture，NA)高於0.5的版本，不過此第二代EUV微影要到2024年以後才會量產，將能實現約8奈米的線寬，預期產量為每小時185片晶圓產量、疊對誤差容許度小於2奈米。

ASML技術長Martin van den Brink在發表上述合作案時的新聞聲明中指出，新一代(0.5NA)系統將「可在次3奈米節點為晶片製造商避免複雜且昂貴的0.3NA系統多重圖形步驟，以單次曝光支援高生產力，並可降低單位成本。」

不過市場研究機構VLSI Research總裁Risto Puhakka表示，產業界人士仍廣泛預期，在第二代EUV系統於2024年左右問世以前，恐怕還是得使用第一代0.33NA微影系統進行多重圖形。「只是需要幾重圖形、以及會需要多久時間？」他也指出，以往ASML不曾直接投資供應鏈上的任何廠商，而且是以大手筆收購高比例股份，顯見要打造更新一代EUV系統是高風險任務，而且ASML勢在必得。

看來如果一切順利，2018年就能看到第一批採用EUV微影設備量產的先進製程節點IC；但機台尺寸幾乎等同一間小房間的EUV，一台要價超過1億美元(至少31億台幣)，這意味著除非是財力夠雄厚的半導體廠商，很難負擔此尖端技術的投資。

而千呼萬喚始出來的EUV微影設備就算真的在2018年之後順利上線量產，在終端應用市場如PC、智慧型手機等成長停滯、缺乏大量需求的趨勢下，採用該設備之先進製程初期成本與風險勢必仍然偏高，IC業者如果想只靠EUV來維持摩爾定律「製程越微縮、電晶體單位成本越低」的理論，恐怕並不容易。

所以，除了「傳統」的半導體製程微縮，IC廠商們還有什麼別的方法能維持利潤？

其他的技術選項

也出席了今年1月美國ISS 的Globalfoundries技術長Patton在專題演說中表示：「摩爾定律將終結只是一個看法，我們總是能找出如何推動事情演進的方法；」他認為，晶片業者現在必須要在製程以及封裝技術方面尋求不同方向的創新(圖4)，「整個產業環境跟我入行的時候已經完全不一樣了。」

*圖4：除了追隨摩爾定律，Globalfoundries技術長Gary Patton認為IC業者應該尋求不同方向的製程與封裝技術創新*

在半導體產業界擁有超過三十年經驗的Patton，在先前向台灣本地媒體簡報Globalfoundries技術策略時表示，今日市場上有各種各樣新崛起的電子裝置與終端應用，例如行動運算、普適運算(pervasive computing，例如無所不在的連網智慧裝置)以及人工智慧(AI)、虛擬/擴增實境(AR/VR)…等等，單一技術並不一定適合所有應用的需求。

Patton表示，人工智慧、雲端運算、高速通訊等應用，目前最尖端的3D電晶體FinFET製程是理想選擇，目前該技術進入14奈米節點量產、已經成熟而且對高階應用有價值；至於對運算性能要求較低、也以較低功率運作的各種嵌入式裝置，例如物聯網設備，其實就不一定要用到最尖端的FinFET製程，否則並不符合成本效益。

GlobalFoundries提供的其他技術選項是全空乏絕緣上覆矽(Fully depleted silicon-on-insulator，FD-SOI)製程；Patton指出，該公司準備在2017年量產的22奈米FD-SOI製程，在成本上與成熟的28奈米平面電晶體製程相當，但能達到類似FinFET製程的性能，而且功耗更低、封裝尺寸更小，也更適合與RF元件的整合。

在封裝技術方面，Patton表示在過去一年來，Globalfoundries看到2.5D與3D晶片堆疊的客戶需求有大幅成長的趨勢；目前該公司可提供應用於32~22奈米深度溝槽式晶圓的「智慧中介層」(interposer)，具備去耦電容，能支援低功率應用的晶片堆疊。

在晶片堆疊技術方面，台灣半導體產業協會(TSIA)理事長、鈺創科技董事長盧超群表示，過去15年來IC產業已經達成了「類似以微觀建築技術造高樓」的突破，發明3D甚至超越3D的異質性晶粒排列或堆疊方法；再加上半導體廠商在晶圓級封裝技術(WLP)上的研發成果──例如台積電的整合型扇出(Integrated Fan-out，Info)與整合型扇出-封裝內建封裝技術(InFO-PoP)──將IC製造與封測一體化，會是讓摩爾定律延續更長壽命的關鍵。

*圖5：InFO晶片堆疊技術的多種不同型態*

盧超群認為，InFO以及因為InFO而得以實現的另一種直通互連通孔(TIV)創新技術，將推動IC產業進入在製程微縮同時疊加IC、讓奈米技術經濟效益放大的「矽世代4.0」(Silicon 4.0)；未來矽晶片可以直接連結如光學透鏡、感測器或致動器等目前嵌入於系統中但仍未微型化的元件，而這也是晶圓代工廠、IC設計業者和系統廠商展開合作的新機會。

系統與跨領域的整合

其實，無論摩爾定律會不會、何時走向終結，IC產業在此刻應該已經意識到，這個世界已經變了…新出爐的Gartner初步統計結果顯示，從2012年開始走下坡的全球PC市場出貨量在2016年又一次出現6.2%的衰退；至於已經取代PC成為推動半導體產業主力的智慧型手機市場，看來在接下來幾年也將僅存個位數的溫和成長。

新崛起的物聯網市場雖然逐漸從一片混沌中顯現規模經濟以及有規則可循的商業模式，多樣少量的晶片需求對傳統IC業者來說還得經歷好一段適應期；汽車市場因為開始採納連網技術、各種感測器以及人工智慧方案，儼然成為IC市場的最新「殺手級應用」，但汽車產業的保守性格似乎還未完全隨著這些新技術的採用而改變，要打入車用供應鏈對沒有相關經驗的半導體廠商來說又是一個挑戰。

*圖6：半導體產業的動力來源已經改變（來源：Gartner）*

EDA大廠明導國際(Mentor Graphics)執行長Walden C. Rhine (Wally)在去年8月於台灣舉行的年度技術論壇上表示，半導體產業營收成長近幾年呈現停滯，有很大一部份原因是包括Apple、Samsung等採用自家設計之晶片的系統廠商，並未將IC營收公開，但光是Apple與三星兩家公司在客製化手機處理器的合併市佔率可能就超過30%，那些被「隱藏」的估計高達100億美元。

當Apple、Google…等等原本是IC業者「大客戶」、甚至只是「間接客戶」的終端系統/網路業者都開始因為各自的獨特需求而親身投入IC設計，就算半導體製程微縮技術挑戰都能順利克服、摩爾定律能千秋萬歲，IC廠商也很難再依循舊有的業務模式獲取利潤，必須開拓新的市場/客戶、尋求新的合作機會。

EDA供應商新思(Synopsys)董事長暨共同執行長Aart de Geus在去年9月於台灣舉行的新思年度使用者大會接受訪問時表示，身為IC設計工具供應商，他們已經發現到近兩年與系統廠商互動與合作的機會增加許多，也讓他們的生意模式必須有所改變；而他也認為，在新的產業生態下要取得成功，合作變得非常重要，包括與跨領域廠商以及同業之間的合作。

而除了尋求同業/異業合作，包括Mentor的Wally以及另一家EDA供應商益華電腦(Cadence)總裁暨執行長陳立武、資深副總裁暨策略長徐季平，都不只一次提到了系統設計能力的重要性；這對於以往只專長硬體技術、缺乏軟硬體整合能力與系統觀的IC設計業者來說會是特別需要警惕反省的議題。

結語

對半導體IC業者來說，其實在所謂的「後摩爾定律時代」，最大的挑戰並非突破技術的極限，而是能不能敏銳地意識到產業生態的變化、突破舊有的思考框架與業務模式，規劃出最有利於未來發展的新策略/新路線。

在半導體製造/封測與設備領域，各家大廠已經開始透過共同投資、合作的模式，將研發資源做最大化集中，催生能推動各種新應用的新一代技術；而在IC設計領域，技術上的挑戰能藉助各家EDA供應商的最新一代工具，成本問題也能夠透過製造業者提供的多元化技術選項找到最恰當的折衷方案，更重要的是在變化劇烈的市場摸清方向。

台灣號稱擁有包含半導體上、中下游的最完整IC產業鏈，還有一家在全球晶圓代工市場佔有率高達六成的「國寶」台積電；然而曾經生氣蓬勃的IC設計業在近幾年來表現未有突破，廠商之間的技術同質性也偏高，現有業者如果不能掌握轉型契機，在全球半導體產業成長停滯的趨勢下，前途堪慮。

整併當然也是一個選項，但尋求新的業務模式與合作機會，是台灣IC設計業者的當務之急；Synopsys的de Geus就建議，台灣IC設計應該先釐清有那些技術/應用領域是要繼續發展，以及有哪些領域是可以尋求對外合作的。他表示，以物聯網應用為例，這是一個正在起步的新市場，台灣業者如果能掌握先機建立有效的業務模式，就有成功的機會。

而Mentor的Wally則建議台灣IC設計業者尋求產品的差異化，可投入在物聯網應用十分熱門的類比/混合訊號、RF或MEMS等技術領域；他認為台灣以中小企業為主的IC設計廠商仍擁有較具靈活性的優勢，比起大型業者更能探索、嘗試新應用領域。

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