晶片堆疊可望突破摩爾定律困境？
2019-07-15
作者
Rick Merritt, EE Times矽谷採訪中心主任
「摩爾定律」正日益接近經濟效益的終點。但Semicon West的業界專家認為，封裝工程師將以創新方式堆疊各晶片成為更強大的裝置，從而扭轉這一困境…
設計和製作晶片封裝的工程師成為今年Semicon West備受矚目的焦點。封裝工程師的工作通常較鮮為人知，但他們現在必須隨時待命，以協助推動如今更為分歧的半導體技術藍圖持續前進。
在Semicon West發表演說的主講人指出，「摩爾定律」(Moore’s law)日益接近經濟效益的終點，在追逐尺寸更小、成本更低但更快速的晶片發展道路上，它所能帶來的投資報酬率正持續遞減中。透過封裝工程師的巧思，可望以創新的方式將各個晶片堆疊成更強大的裝置，同時有助於扭轉這一困境。
目前正為新的半導體發展藍圖監督晶片堆疊任務的資深工程教育家兼企業家Bill Bottoms說：「整合就是未來。」(Integration is the future.)據他估計，設計傳統的5nm晶片成本可能高達6億美元，而且「這並無以為繼」。
為了克服這一困境，來自英特爾(Intel)和台積電(TSMC)的工程師以及一項政府研究計劃進一步描述了目前的封裝技術進展以及未來的挑戰。他們期望打造像樂高(Lego)積木一樣可相互進行模組化組裝的一系列「小晶片」(chiplet)，為其定義標準介面，並推動其互連至10微米甚至更小。
英特爾模組工程總監Rahul Manepalli列出了一些現有的重大挑戰：
- 互連介面必須進一步縮小，讓每平方毫米可達到超過250個I/O。
- 需要新材料以實現更高的訊號傳輸速度以及不至於在壓力下翹曲的鏈路。
- 晶片堆疊中所使用的玻璃和有機面板需要標準尺寸。
- 封裝需要採用目前晶圓廠所使用的阻障層。
- 封裝製造商需要採用晶圓廠使用的嚴格製程控制以及自動化技術。
他說：「封裝最終看起來將會越來越像晶圓產線後段製程中所採用的銅對銅互連。」
Manepalli指出，最近業界積極聚焦於封裝技術的行動「令人振奮」。他在取得半導體封裝相關的博士學位後，已在英特爾鑽研此領域約20年了。他曾經協助設計了英特爾的嵌入式多晶片互連橋接(EMIB)，這是該公司迄今在晶片堆疊方面所取得的重大成就。
英特爾至今已經出貨了超過1百萬台使用EMIB的裝置，在FPGA與串列解串器(serdes)之間或PC處理器和GPU之間建立橋接。諷刺的是，這項工作最初是針對智慧型手機SoC而開發的。
今年稍晚，英特爾將會推出代號為Lakefield的筆記型電腦晶片，該晶片採用另一項稱為Foveros的新晶片堆疊技術，可將兩塊晶片面對面連接起來。英特爾的目標是在2020年底，將EMIB和Foveros這兩項技術結合起來，以打造更強大的多晶片堆疊。
台積電勾勒未來的晶片互連和封裝技術動態。
（來源：TSMC）
台積電、DARPA分享晶片堆疊藍圖
台積電也和英特爾一樣，對於結合前段與後端晶圓廠技術抱持長遠的看法，期望該技術組合可用於打造一種涵蓋任何應用的各種3D堆疊。為了達到這一目標，台積電至今已經為特定市場開發至少8種新的封裝組合了。
台積電負責封裝研發的處長余國寵(K.C. Yee)介紹目前的封裝技術選項，包括為Nvidia和Xilinx等公司打造的2x CoWoS繪圖晶片，以及為蘋果(Apple)和其它公司提供的更低成本智慧型手機方案。
在中介層技術上市的五年來，台積電已經為客戶投片超過50種CoWoS設計了。擁有20年封裝技術經驗的Yee在2011年加入台積電，當時正值該公司全力衝刺晶片堆疊技術之際。
台積電為各種手機元件定義不同的InFO技術
（來源：TSMC）
不過，英特爾、台積電等巨頭可能還需要幾年的時間才能開發出更成熟的產品，並在標準方面達成共識。為了實現這一目標，Andreas Olofsson開始負責一項美國政府的晶片堆疊研究計劃。
Olofsson說：「過去一年半以來，我們一直在討論串列與平行連接的優缺點。」不過，他強調，政府研究計劃終究「不是推動標準的組織……我們主要任務在於探索如何權衡折衷，但並不會建立標準——標準必須來自於產業界。」
然而，這個由9家公司和3所大學組成的組織開始取得了進展。英特爾為EMIB的實體層互連介面——先進介面匯流排(AIB)，發佈了規格和參考設計。Olofsson說：「對此感興趣的任何人都可以很快地啟動並執行，因為它提供了完整的記錄。」
英特爾將在今秋推出Stratix X FPGA，透過55微米銅柱凸塊技術的EMIB連接至Jariet的64GSample/s雷達晶片。Olofsson說，這項成果將展現「打造最強大雷達晶片的最低成本方式」。
這項計劃還包括其他研究，美國加州大學洛杉磯分校(UCLA)展示其打造10微米互連技術的進展。Lockheed Martin公司並對其板卡設計所需的小晶片類型進行了分析。
同時，還有21個技術工作小組已經為一項晶片堆疊開發藍圖發表大約10個章了。Bottoms說，這份產業開發藍圖預計將在今年年底前完成。
明年，該工作小組還將聽取來自全球工程師的反饋意見，並在21個團隊之間啟動合作計劃。
Bottoms說，這項任務「已經刺激了一些競爭前的合作，而且還將加速進展。」
例如，一項研究200mm和300mm晶圓的計劃發現具有1mm翹曲的晶片可實現容許的良率範圍，但接近5mm翹曲的晶片則否。「我們花了好幾年的時間才把這項計劃結合在一起，」他說。
Bottoms預測，業界正在醞釀一波採用微型系統級封裝(SiP)元件的趨勢。例如，最新型的Apple Watch就是至今即將推出的少數幾例SiP產品之一。
如今大多數「主要的系統公司都有多項SiP計劃進行中。你將會在今年看到更多這一類的產品，而且預計在未來的兩三年後將無處不在。」
編譯：Susan Hong
(參考原文：Chip Stacks Hit Semicon Spotlight，by Rick Merritt)
