晶片封裝在電子供應鏈中看似不起眼，但卻一直發揮關鍵作用。作為處理器和主機板之間的物理介面，封裝為晶片的電訊號和電源提供了一個著陸區。更為重要的是，隨著摩爾定律逐漸放緩，晶片設計和製造成本不斷上升，促使業界開始依靠IC封裝，尤其是先進封裝來擴大在超越摩爾時代的獲利。

先進封裝為什麼重要？

先進封裝技術能夠整合多種製程技術的運算引擎，實現類似於單晶片的性能，但其平台範圍遠遠超過單晶片整合的晶片尺寸限制。這些技術將大大提高產品級性能和功效，縮小面積，同時對系統架構進行全面改造。因此，得益於對更高整合度的廣泛需求、摩爾定律的放緩、以及交通、5G、消費類、儲存和運算、物聯網(包括工業物聯網)、人工智慧(AI)和高性能運算(HPC)等大趨勢的推動，先進封裝逐步進入其最成功的時期。

根據Yole《先進封裝產業現狀——2019版》的報告預計，2019年先進封裝市場仍將保持成長態勢，同期成長將達到6%左右。總體而言，2019年～2024年期間先進封裝市場預計將以8%的複合年成長率(CAGR)成長，市場規模到2024年將達到440億美元。對比之下，同一時期，傳統封裝市場的CAGR預計僅為2.4%，而整體IC封裝業務的CAGR預計為5%。

該機構同時指出，2018年，覆裝晶片(FLIP-CHIP)佔先進封裝市場的81%。不過，到2024年，其市場份額預計將下降至約72%。在各個先進封裝平台中，3D IC堆疊和扇出型封裝將以約26%的速度成長，在各個領域的應用將持續成長。

Yole認為，沒有其他哪種技術可以提供基於矽穿孔(TSV)、混合鍵合(或兩者組合)的堆疊技術所能達到的性能和整合度，因此3D儲存(HBM和3D DDR DRAM)、基於2.5D中介層的晶片分割和邏輯記憶體整合，推動了高階TSV市場的成長；與此同時，2019年～2024年期間，源自行動裝置的引領，扇入型晶圓級封裝(WLP)將以6.5%的CAGR成長。嵌入式晶片雖然市場規模較小(2018年小於2500萬美元)，但未來五年，憑藉電信和基礎設施、汽車和行動等市場需求推動，預計將以49%的CAGR成長。

在這一轉型過程中，最大也最有意思的變化是以台積電(TSMC)為代表的代工廠開始加速拓展進入先進封裝業務。儘管它們相對來說還只是「新手」，但影響力卻很大，這給傳統的半導體封測廠商(OSAT)和以英特爾(Intel)為代表的IDM廠商們造成了壓力。

英特爾製程及封裝部門技術行銷總監Jason Gorss日前在「英特爾先進封裝技術解析會」上接受媒體採訪時稱，我們正經歷非常快速的市場轉型，在傳統的CPU和PC時代，技術創新很大程度上依賴於電晶體密度提高和CPU架構的創新。但隨著走向以資料為中心驅動智慧互連的時代，就必須要建立起全新路徑，這也是為什麼英特爾要提出製程與封裝、架構、互連、記憶體與儲存、軟體和安全這六大技術支柱的初衷。

IDM模式下的封裝測試全流程

「六大支柱」策略的提出，被認為是英特爾面對競爭為自身建構的「護城河」與「防火牆」。作為製造過程的最後一步，也是產品創新的催化劑，我們有必要先複盤一下英特爾的先進封裝測試全流程。

英特爾公司集團副總裁兼封裝測試技術開發部門總經理Babak Sabi帶領的團隊負責的封裝與測試技術開發範圍從晶圓級測試開始，到線路板開發為止。主要包括：

1. 晶圓級測試，選擇哪種晶片更適合單獨的晶圓。

2. 根據晶片處理，將晶圓分割成一些更小的裸片。

3. 基於已知合格晶片(KGD)，透過連接到裸片上的具體介面和插槽對裸片進行測試，確保提交給客戶所有的晶片都是品質合格的。

4. 將裸片和基板以及其他封裝材料共同封裝在一起。

5. 對完成封裝的晶片以及基板進行統一測試，確保它們可以正常運作。

6. 在完成階段，英特爾會確保整個晶片包括封裝都能正常運作，然後交付給客戶。

7. 英特爾擁有完整的表面黏著技術(SMT)開發線，確保所有封裝在交付客戶前經過完整組裝和測試。

   

當然，英特爾也涉及封裝的其他領域，包括供電、訊號傳導、插座與連接器開發、機械完整性和表面切裝工藝設計、高速訊號傳導以及封裝測試等等。Babak Sabi認為英特爾IDM模式在異質整合時代具有不可否認的優勢：一是通用的工具。從電晶體再到整體系統層面的整合，能夠提供全面的解決方案；二是共同的目標。具備協同最佳化的製程技術、產品、架構和軟體，可實現最佳的性能、功耗、安全，讓產能快速攀升。

「不複雜」的封裝願景

「英特爾的封裝願景並不複雜。一是希望開發和擁有領先技術，能夠在一個封裝內連接晶片和小晶片，實現單晶片系統晶片(SoC)的功能；二是能夠實現低功耗高頻寬的高密度互連，這對於實現先進的多晶片封裝架構(MCP)願景至關重要。」英特爾院士兼技術開發部聯合總監Ravi Mahajan說，輕薄小巧的用戶端封裝、高速訊號和互連微縮三大領域將是英特爾封裝技術今後的關注重點。

下圖是Ravi Mahajan展示的一個封裝實例。透過獨特的異質封裝技術，英特爾將一個此前面積4000mm²，包含CPU/GPU/穩壓器/記憶體子系統的PCB成功縮小到低於700mm2，從而在實現更小系統面積的同時，獲得了更佳的電壓調節效率/負載線、更快的高速訊號傳輸以及更低的資料延遲。

支援多種節點混合整合技術是確保上述方案成功的關鍵。簡單而言，就是在同一個封裝內實現對多個不同元件的整合，並確保X/Y/Z三個維度上的封裝尺寸都能夠持續縮小。如果以時間軸加以展示的話，2014年英特爾封裝厚度為100μm，2015年開始實現無核封裝，今後將以無核和嵌入式橋接作為核心。

除了輕薄小巧，不同元件之間的高速訊號傳輸品質同樣受到關注。由於訊號在半導體及晶片表面進行傳輸，金屬表面粗糙度不可避免會造成訊號衰減，是否有專門的製造技術大幅降低金屬表面粗糙度？或是採用全新佈線方法來減少串擾影響？成為檢驗封裝技術成色的試金石。英特爾方面稱，透過電介質材料發明和金屬表面粗糙度降低損耗，加之使用路由/平面範本和電介質堆疊設計IP，目前訊號傳送速率最高已達112Gbps，正努力邁向224Gbps的新高度。

「高頻寬、低功耗、寬且慢的平行鏈路推動了對高密度裸片間互連的需求。」Ravi Mahajan說相較於串列連接，平行高速互連會大幅降低訊號延遲，改善訊號傳輸，如果再搭配良好的設計，甚至能夠將整個系統能耗降低10%，這就是裸片間I/O介面性能的重要性之所在。

他比較了英特爾先進介面匯流排(AIB)、多裸片間介面技術(MDIO)和台積電LIPINCON技術在針速、Shoreline頻寬密度、Areal頻寬密度、IO電壓擺幅、PHY功率效率等核心參數上的性能資料(見下圖)，並據此認為，相同功率效率下，MDIO在頻寬密度上更高效。

MDIO技術建立在英特爾AIB實體層互連技術之上，支援對小晶片IP模組庫的模組化系統設計，能夠提供更高能效，可實現AIB技術兩倍以上的回應速度和頻寬密度。

再看一下2D多晶片封裝格局。下圖中，右下角是傳統的有機封裝(FCBGA)技術，每毫米裸片大約會佈線30根；採用傳統封裝技術加高密度有機介質(HDOI)等先進製造技術，可以將該數字提高到100-500根；而在嵌入式多晶片互連橋接(EMIB)技術的加持下，這一數字很快就突破了600。

EMIB是英特爾一項研究多年的工作，並最終在連接小晶片的Stratix 10 FPGA、以及在單獨封裝的配置AMD GPU和高頻寬記憶體(HBM)的Kaby Lake-G酷睿(Core)晶片上得到應用。比較資料顯示，當採用FCBGA、超高密度FCBGA和EMIB技術時，IO/mm/分層指標分別從32->48、64->256、256->1024。

而在2018年底英特爾的「架構日」(Intel Architecture Day)上，英特爾還公開展示了Foveros 3D晶片封裝技術，這是一種系統級封裝整合，為EMIB多晶片封裝技術增加了第二個維度。使用Foveros系統級封裝多晶片模組，為計算複合體(可以包括記憶體及其它元件)提供服務的I/O電路、SRAM緩存和電源電路可以在基層晶片上建構，基層晶片覆蓋於封裝基底上，基底可以放置針腳與插槽配合，抑或直接焊接到主機板上。主動中介層被放置在該封裝基底上，其上方的各種小晶片透過TSV可以互相連接。小晶片上的微凸塊可以透過TSV向下深入中介層，從而連接到堆疊晶片的最底層，然後在中介層內可以到達鄰近，或到達堆疊其上的其它晶片。除了一層底層晶片和另一層頂層晶片，可以有很多分層。

下圖是英特爾當時在架構日上展示使用Foveros製程的第一個產品：

該元件定位超可攜應用，封裝尺寸為12毫米×12毫米，遠小於一枚美元硬幣。具有I/O和其它SiC的基層晶片使用1222製程，該製程是基礎22奈米製程的代號，非常久遠，在完善後被應用於“Ivy Bridge”和“Haswell”至強(Xeon)上；在其上方是使用10奈米製程實現的運算複合體(1274製程，首碼P表示使用Foveros堆疊)，在這個例子中，它包含了來自“Sunny Cove” Core的一個核心和來自“Tremont”凌動(Atom)的四個核心，以一種ARM已經應用多年的方式混搭；最頂層是一大塊疊層封裝記憶體。英特爾沒有說明這種晶片複合體在負載條件下功耗多少，但確實表示它在待機狀態消耗為2毫瓦，大約是能取得的最低值。

未來，英特爾在Xeon、Atom以及各種CPU與GPU、FPGA、Nervana神經網路處理器等混搭晶片都會用到Foveros技術。

如果說EMIB 2D封裝和Foveros 3D封裝技術利用高密度的互連技術，實現了高頻寬、低功耗以及相當有競爭力的I/O密度，那麼英特爾在今年7月舉辦的SEMICON West大會上推出的全新Co-EMIB技術，透過將兩個或多個Foveros元件互連，基本達到了單晶片性能。設計師們還能夠以非常高的頻寬和非常低的功耗連接模擬器、記憶體和其他模組。(Co-EMIB技術視訊)

建構未來的技術能力和基礎

英特爾封裝研究事業部元件研究部首席工程師Adel Elsherbini更關注於如何為未來封裝技術開發做好準備。他說要想實現更多功能/立方毫米，只有三個微縮方向可以考慮：

• 用於堆疊裸片的高密度垂直互連—可以大幅提高頻寬，並同時實現高密度裸片疊加；
• 實現大面積拼接的全橫向互連—確保在小晶片整合當中實現更高的頻寬；
• 帶來高性能的全方位互連—可以實現3D堆疊無法達到的性能。

具體到封裝互連技術，主要有兩種方式：封裝級整合和SoC分解。前者顧名思義，就是把主要相關功能在封裝上進行整合，例如把電壓的調節單元從主機板上移到封裝上，透過這種方式實現全面整合的電壓調節封裝。而後者則是把具備不同功能屬性的小晶片進行連接，然後放在同一封裝裡，透過這種方法可以實現接近於單晶片的特點性能和功能，像小晶片一樣組裝的TPU即為典型代表。但無論選擇哪一種實現路徑，都需要做到異質整合和專門的頻寬需求，以協助我們實現更高密度的多晶片整合。

下圖中橫軸代表互連的導線長度，縱軸代表頻寬，藍色區域是業界希望達到的區域，因為在這裡不但可以實現更加優化的互連技術，而且頻寬/功耗等指標也非常接近單晶片IC，但必須要注意的是，一個多晶片封裝的物理和成本限制驅動著對互連和協議的選擇。

Adel Elsherbini列舉了幾種英特爾正在研究的新型封裝技術，稱「這些不同的技術針對不同的應用需求，但並非互斥，甚至可以有針對性地組合使用。」

高密度垂直互連(BUMPS/mm²)

高密度垂直互連主要是靠每平方毫米有多少個橋凸來進行界定。以50微米間距、400橋凸/mm²的Lakefield處理器為例，隨著摩爾定律的推進，晶片尺寸越來越小，為了保證足夠的頻寬，就必須要在導線上下功夫。而傳統基於焊料的技術已經快要到達物理極限了，為此，英特爾開發了混合鍵合技術，透過該技術可實現10微米間距、10,000橋凸/mm²的性能指標。

高密度垂直互連具有多種優勢。在被動情況下，當透過中介層對裸片進行互連時，由於裸片之間的傳導需要透過互連引線進行，因此間距越小，訊號傳送速率就越快、延遲更低、串擾更少。同時，間距變窄導致電容和電壓在對等眼高上，可以大幅降低功耗，提高訊號完整性和性能，有望實現更簡單的電路和更低功耗的並排互連。在主動情況下，從用於裸片間互連的扇出和扇入轉變為用於裸片間互連的橋凸到橋凸時，微縮帶來的間距減小有望把總體電容降低5倍以上。

全橫向互連(ZMV)

全橫向互連會用每毫米的引線數量進行衡量。英特爾目前可實現小晶片間的高密度互連，未來隨著小晶片尺寸的不斷縮小，在控制成本的前提下實現整個封裝層面的小晶片互連並非遙不可及。

直線間距是橫向互連需要考慮的重要指標。直線間距越短，同樣面積下就可以封裝更多晶片，訊號傳導距離也越短。現在，英特爾基本上使用矽後端佈線來實現。當然，使用有機中介層會是更好的方案，因為它的成本比矽更低。但是，使用有機中介層就必須進行雷射鑽孔，繼而需要較大的捕獲焊盤，如果訊號在這些較大的焊盤間傳遞，其密度就會受限，進而影響性能，這是有機中介層的缺點。為此，英特爾開發了基於微影技術定義的無未對準穿孔(zero misaligned vias；ZMV)技術，可實現導線和通孔寬度的一致，從而避免使用焊盤進行連接，保證了傳導速度。

全方位互連(ODI)

ODI為封裝中小晶片之間的全方位互連通訊提供了更大的靈活性。頂部晶片可以像EMIB技術下一樣與其他小晶片進行水平通訊，同時還可以像Foveros技術一樣，透過TSV與其下的底部裸片進行垂直通訊。ODI利用大的垂直穿孔直接從封裝基板向頂部裸片供電，這種較大穿孔比傳統的矽穿孔大得多，其電阻更低，因而可提供更穩定的電力傳輸，同時透過堆疊實現更高頻寬和更低延遲。同時，這種方法減少了基底晶片中所需的TSV數量，為主動電晶體釋放了更多的面積，並最佳化了裸片的尺寸。(ODI技術視頻)

此外，在比較英特爾3D封裝技術與台積電SoIC的不同之處時，Adel Elsherbini認為英特爾的3D封裝技術結合了3D和2D堆疊的兩項優勢，英特爾ODI全向互連技術可通過在小晶片之間的佈線空隙來實現，而這些是台積電SoIC技術做不到的。至於三星(Samsung)，他說三星是透過收購獲得先進封裝領域的技術，但並未公開未來的3D封裝開發計畫，一切都還有待觀察。

本文為中國版《電子工程專輯》(EETimes China)原創文章

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