元件設計理念

恰當的電子元件設計理念應允許一定的設計自由度，以適應不同任務的需要，無需在製程和佈局方面作重大改變。然而對某個選定元件理念而言，關鍵性能指標仍然是較低的特定區域阻抗(area-specific resistance)，最好與列出的其他參數結合使用。圖1列出了一些被認為是很必要的參數。

圖1：指定參數(右)必須與碳化矽MOSFET的性能指標(左)進行權衡。

最重要的驗收標準之一是元件在目標應用運作條件下的可靠性。與成熟的矽元件領域的主要區別在於，碳化矽元件在更高的內部電場工作，需要對相關機制進行仔細分析；它們的共同點在於，元件的總電阻由串聯的汲極(drain)和源極(source)接觸電阻來決定，包括靠近觸點的高摻雜區、通道(channel)電阻、JFET區電阻和漂移區電阻(如圖2)。請注意，在高電壓矽MOSFET中，漂移區明顯在總電阻中佔據主導地位；在碳化矽元件中，該部分可以設計為具有大幅提高的導電率。

圖 2：平面DMOS 碳化矽MOSFET (左)、垂直溝槽、TMOS 碳化矽MOSFET及產生電阻的對應位置。

對於關鍵的MOSFET元件SiC-SiO2介面，必須考量到相較於矽元件的以下差異：

• 相較於矽，SiC具有更高的單位面積原子表面密度，從而導致懸掛Si鍵和C鍵的密度更高；位於介面附近閘極氧化層的缺陷可能出現在能隙中，並扮演電子阱(trap)。
• 熱生長氧化層(thermally grown oxides)的厚度很大程度上取決於晶體平面。
• 相較於矽元件，SiC元件在阻斷模式下在更高的汲極感應電場下工作(MV而非kV)，這需要採取措施限制閘極氧化層中的電場，好在阻斷階段維持氧化層的可靠性。如圖3，對於TMOS，臨界點是溝槽角落(trench corner)，而對於DMOS，則是晶胞(cell)的中心。
• SiC　MOS結構表明，在特定電場條件下，由於障壁(barrier)高度較小，相較於矽元件，Fowler-Nordheim注入電流更高；因此，介面的SiC側電場必須受到限制。

上述介面缺陷導致通道遷移率非常低，使得通道對總導通電阻的貢獻度很高。因此，SiC相較於矽而言在極低漂移區電阻形式下的優勢，因通道的高貢獻率而減弱。為克服這一困境，方法之一是增加導通狀態下施加於氧化層的電場；不是提高導通時的閘源(V_GS)偏壓，就是採用薄閘極氧化層。施加電場超過矽基MOSFET元件通常使用的值(4 ~ 5 MV/cm，而在矽中最大為3 MV/cm)；在導通狀態下氧化層中的這種高電場可能會加速磨損，並限制遮罩剩餘的外部氧化層缺陷的能力。

圖3：左方為平面MOSFET (half-cell)的典型結構，顯示與氧化層場應力有關的兩個敏感區域；右為溝槽式MOSFET (half-cell)的典型結構，關鍵問題是溝槽拐角處的氧化層場應力。

基於這些考量，很明顯SiC中的平面MOSFET元件實際上有兩個與氧化層場應力(field stress)有關的敏感區域，如圖3左邊部分所示。首先討論的是在靠近漂移區與閘極氧化層介面處的最高電場區域中反向模式的應力，其次是閘極與源極在導通狀態下的重疊應力。

導通狀態下的高電場被認為更危險，因為沒有只要保證通態電阻性能就能降低通態場應力的元件設計措施。InfinE_on的整體目標是將SiC具備的低R_DS(on)與元件運作於已知安全氧化層電場條件的工作模式相結合，因此一開始就決定放棄DMOS技術並專注於溝槽式元件，從具有高缺陷密度的平坦表面轉向其他更有利的表面取向，好在低氧化層電場下獲得低通道電阻。這些邊界條件是利用矽功率半導體領域品質保證方法的基礎，目的是確保工業和汽車應用所期望的失效率(FIT rate)。

圖4：CoolSiC MOSFET晶胞結構。

CoolSiC MOSFET 晶胞設計旨在限制導通狀態和斷開狀態下閘極氧化層的電場(圖4)。與此同時，還提供一種具有吸引力的1,200V等級專用導通電阻，甚至能以穩定的可再現方式實現大規模量產。低導通電阻可確保僅V_GS = 15V的驅動電壓，結合通常為4.5V、夠高的閘源閾值電壓(high gate-source-threshold voltage)，成為碳化矽電晶體領域的性能基準。該設計的特殊功能包括透過自對準(self-aligned)製程在單晶向上對通道定向。這確保了最高的通道遷移率和狹窄的閾值電壓分佈。另一個特點是深p溝槽與中心的實際MOS溝槽相交，以允許狹窄的p+到p+間距，確保有效遮蔽較低的氧化層角落。

靜態性能──第一象限運作

MOSFET靜態輸出特性的主要參數是總電阻R_DS(on)。CoolSiC MOSFET的典型導通電阻是在室溫和V_GS = 15V時定義的(圖5左)。閾值電壓V_{GS_TH}遵循元件的物理特性，隨溫度下降而下降，如圖5右所示。

圖5：左為室溫和175°C下的CoolSiC MOSFET輸出特性(範例為45 mΩ、1,200V型)；右為Ron和V_{GS_TH}對溫度的依賴性。

導通電阻的正溫度係數(圖5右)是低通道缺陷密度的結果，這使得這些元件注定要並聯使用。這是與DMOS元件的另一個顯著區別，由於通道中缺陷密度高，DMOS元件的電阻通常對溫度的依賴性較弱。

圖6：MOSFET的導通電阻隨溫度變化的主要特性，矽與碳化矽的比較以及阻斷電壓的影響。

這種DMOS「特性」乍聽頗具吸引力，不過由於導通電阻逐步降低，漂移區的溫度依賴性將越來越在整體導通電阻中佔據主導。 因此，碳化矽MOSFET將變得與矽更類似。但值得注意的是，由於絕對摻雜密度較高，即使在成熟狀態下，碳化矽MOSFET的實際溫度係數也會低於相同阻斷電壓下矽元件的實際溫度係數。此外由於漂移區對總電阻的貢獻越來越大，對於更高的阻斷電壓，導通電阻的溫度依賴性將更加明顯。圖6概述了定性行為(qualitative behavior)。

靜態性能──第三象限運作

與IGBT相反，如CoolSiC元件這樣的垂直MOSFET透過本體二極體(body diode)提供反向傳導，實際上是飛輪二極體(freewheeling diode)。不過，由於SiC的能隙，該二極體的膝點電壓(knee voltage)相對較高(約3V)，連續運作會導致較高的傳導損耗，因此必須使用同步整流設計理念。二極體模式僅適用於短死區時間(如前面所述)，在這段時間之後，透過應用正V_GS (就像在第一象限模式中)那樣，通道再次開啟。

該運作方案在第三象限模式下具有非常低的傳導損耗，因為沒有膝點電壓能夠實現與第一象限模式下相同的電阻。事實上，由於現在反轉的電流方向之負前饋(negative feed-forward)影響，JFET衝擊減小，電阻甚至更低。圖7顯示第三象限運作(不同閘極電壓下的I-V特性)，請注意，由於p-n二極體結構，也可以實現特定的脈衝電流處理能力──高於前向模式。

圖7：45 mΩ CoolSiC MOSFET的本體二極體I-V特性。

動態性能

SiC-MOSFET作為單極元件，其動態性能很大程度上取決於電容。與輸入電容C_iss相比，該元件具有較小的閘-汲反向電容C_rss。這有利於抑制寄生導通(parasitic turn-on)，這可以避免在半橋配置下運作時須使用複雜的閘極驅動電路。即使閘極電壓為0V，也可以安全地關斷許多CoolSiC MOSFET產品，因為除有利的電容比(capacitance ratio)之外，閾值電壓足夠高。圖8(左)概述了元件總電容與溫度的函數關係。

圖8 (右)亦顯示半橋配置的4-pin TO-247封裝元件典型開關損耗與漏電流函數關係。關斷能(turn-off energy) E_off受負載電流的影響很小，主要由容量決定，而導通能(turn-on energy) E_on則隨電流線性增加，在總損耗E_tot中佔據大宗。根據2019年中以來的情況，應該強調的是，在市售1,200V碳化矽MOSFET中，CoolSiC MOSFET具備最低E_on。E_on和E_off實際上與溫度無關。需要注意的是，實際的外殼設計對開關損耗有重大影響，主要是對導通損耗的影響。特別有效的是使用Kelvin觸點，它實際上從電流的角度將負載路徑與控制路徑分開，從而有助於防止對閘極訊號的di/dt感應回饋迴路增加動態損耗。

圖 8：45 mΩ CoolSiC MOSFET的典型元件電容與汲-源電壓(左)和相關的開關能量(右)與汲極電流的函數關係(V_GS = 15/-5 V，R_Gext = 4.5Ω，V_DS = 800 V，T_vj = 175°)。

一般而言，只採用某些封裝來實現具備低電容和閘電荷的快速開關SiC電晶體。主要標準包括由於高損耗功率密度而具有良好的熱性能(使用SiC可以降低絕對損耗，但其餘損耗集中在非常小的區域)。另一個標準是低雜散電感(low stray inductance)，用於管理沒有臨界電壓峰值的高di/dt斜率。基於帶線概念(strip line concept)的對稱內模組設計是強制性的。目前具備這種特性的模組封裝是Infineon的EASY平台或是TO247系列(TO263-7)，支援離散式封裝。

CoolSiC MOSFET的閘極電荷曲線通常不同於矽功率元件的典型形狀；特別是，沒有清晰可見的米勒平坦區(Miller plateau)，如圖9所示。對於I_D = 30A，V_DS = 800V，R_G =3.3 kΩ，V_GS(off) = -5V至V_GS(on)= 15V，閘極總電荷Q_tot通常為75nC。

圖 9：45 mΩ、1,200V CoolSiC MOSFET的典型閘極電荷曲線(左)和透過R_G實現開關速度的可控性(右)。

在許多情況下，可能需要調整開關速度(dv/dt)來處理振盪等因素。MOSFET的一個好處在於提供了透過閘極電阻調整斜率的簡單方法，與合適的驅動電路相結合，其導通和關斷甚至可能有所不同。圖9 (右)顯示45 mΩ、1200 V CoolSiC MOSFET的相應性能。

圖10描述了直流電壓為V_DS=800 V時採用TO-247 4-pin和TO-247 3-pin封裝的45 mΩ、1,200V Coolsic MOSFET的短路波形，這與IGBT有顯著差異。最初，汲極電流迅速增加並達到峰值電流水準。由於Kelvin源極設計的快速接通，TO-247 4-pin電流上升較快，SC事件開始時自熱較少，峰值電流超過300A，而TO-247 3-pin峰值電流較小。主要原因是在3-pin元件的情況下，di/dt對所應用的V_GS產生負回饋。由於這種效應在Kelvin連接解決方案中被消除，從而能夠更快開關，因此在發生飽和效應之前，4-pin元件的電流也會上升到更高的值。

峰值電流後，汲極電流明顯減小到150A左右。這是由於載子遷移率(carrier mobility)和JFET效應隨溫度升高和自熱而降低。測試波形顯示乾淨、穩健的性能，證明了TO-247 CoolSiC MOSFET和功率模組的典型3μs SC能力(根據相關的目標應用要求，目前為2μs)。CoolSiC MOSFET是第一款具備保證短路性能的元件。

圖 10：25°C時典型短路與持續時間的函數關係(左)；1,200 V元件的雪崩性能，在60 V時關斷3.85 mH非箝位感應負載(右)。

新的650V等級元件在產品資料手冊中附有雪崩額定值，以滿足目標應用電源的要求。一般而言，CoolSiC MOSFET技術在雪崩條件下表現出高耐用性；圖10 (右)顯示了1,200 V元件的典型特性。

FIT率和閘極氧化層可靠性

除性能外，可靠性和耐用性是碳化矽MOSFET最常被討論的主題。耐用性是指元件能夠承受某些特殊應力事件的能力，如短路性能或脈衝電流處理能力；可靠性則涉及元件在標稱運作條件下，在目標應用壽命內的穩定性。與可靠性相關的影響包括某些電氣參數的漂移或災難性故障。對於硬故障(hard failures)，量化通常以FIT率的形式進行，這實際上規定了在一段時間內有多少某種類型的元件允許發生故障；如今大功率矽元件的FIT率主要受宇宙射線效應的影響。

若採用SiC，如前所述，由於氧化場應力，需要考慮閘極氧化物可靠性的額外影響。因此，如圖11所示，總FIT率是宇宙射線FIT率和氧化層FIT率之總和。對於宇宙射線的穩定性，也可以採用類似方法，如矽領域的典型方法。其中透過實驗獲得了某一技術類型的FIT率，並根據結果，結合應用目標，可以實現滿足FIT率的設計，通常透過最佳化漂移區的電場分佈來實現。對於氧化層FIT率，需要採用遮罩過程來降低FIT率，因為碳化矽中的缺陷密度相較於矽仍然很高(Infineon的矽功率元件是以閘極氧化層遮罩作為品質保證措施)。

圖 11： 採用碳化矽MOSFET時的FIT率章程。

譬如，碳化矽MOS元件的閘極氧化層可靠性的挑戰在於，保證在工業應用中給定工作條件下的最大故障率小於1 FIT (就像IGBT)。由於對碳化矽和矽而言，二氧化矽內在品質和屬性幾乎相同，同一面積和氧化層厚度的矽MOSFET和碳化矽MOSFET可以相同時長承受大致相同的氧化場(相同的內在壽命)。當然，這只適用於元件未含與缺陷相關雜質(即外部缺陷)的情況。與矽MOSFET相比，碳化矽MOSFET閘極氧化層有更高的外部缺陷密度。

相較於沒有缺陷的元件，有外部缺陷的元件更早發生故障；無缺陷元件則在很長時間之後才會因為內部磨損發生故障。通常在正常應用條件下，如果氧化層厚度夠大，內在故障次數要少得多。因此，在典型的晶片使用壽命內，氧化層FIT率完全由外部缺陷決定。

保證碳化矽MOSFET閘極氧化物具備足夠高可靠性的挑戰，在於將受到外在缺陷影響的元件數量，從製程結束時最初的高數量(如1%)減少到產品出貨給客戶時可接受的低數量(如10 ppm)。實現此目標的一個成熟方法是採用電氣遮罩(electrical screening)。

在電氣遮罩過程中，每個元件都受到閘極應力模式的影響；選擇應力模式來破壞有嚴重外部缺陷的元件，而沒有外部缺陷的元件或只有不嚴重缺陷的元件可以留下來。在過程中會剔除未通過遮罩測試的元件，如此一來潛在可靠性風險就轉化為良率損失。

為了能夠在足夠高的應力水準下對元件進行應力測試，閘極氧化層需要具有指定的最小厚度。當閘極氧化層厚度過低時，元件在遮罩過程中會因磨損而發生內在故障，或者遮罩後閾值電壓和通道遷移率降低。因此，標稱氧化層厚度有必要遠高於達成高效閘極氧化層遮罩的內在使用壽命目標通常所需的厚度。遺憾的是，較厚的閘極氧化層會增加閾值電壓，並降低給定V_GS(on)下的通道電導率。圖12顯示閘極氧化層FIT率與元件性能之間的權衡。

圖 12：閘極氧化層厚度和閘極電壓對故障概率和導通狀態特性的影響(650V元件的導通電阻資料)。

Infineon在不同的正負閘極應力偏壓下進行三次應力測試，在150°C下測試了電氣遮罩碳化矽MOSFET的導通狀態可靠性100天。每組樣品數量高達1,000個。圖13顯示不同閘極氧化製程條件下的結果，大致說明最終製程的技術改進。在初始製程條件下，在推薦的閘偏壓30 V的兩倍時，1,000個元件中有不到10個發生故障。技術進步使得降至30 V時僅一個元件發生故障，而在25V和-15V時為零故障。這個剩下的故障仍是外部故障，但並不重要，因為在標稱閘偏壓使用條件下，其發生時間將遠超出規定產品壽命。

圖 13：不同製程條件下的導通狀態故障率評估。

如前文所述，由於碳化矽功率元件中的電場條件相較矽功率MOS元件更接近二氧化矽的限制，所以除了導通狀態氧化層可靠性外，評估關斷狀態氧化層應力也同樣很重要。主要策略在於透過適當的深p區設計，高效遮蔽敏感的氧化層區域。遮罩效率也由電阻和可靠性之間的權衡結果決定；如果是溝槽式MOSFET，在MOSFET通道區下方形成類JFET結構的深p區，可有助於有效促進遮罩。這種JFET結構為導通電阻增加了額外的分量(component)，主要取決於埋入的P區之間距離和摻雜情況。這種遮罩結構的設計特點對於避免閘極氧化層在關斷狀態下的劣化(degradation)或擊穿至關重要。

為驗證CoolSiC MOSFE的關斷狀態可靠性，我們在150℃下對5,000顆以上1,200V碳化矽MOSFET進行了100天的應力測試(V_GS = -5V和V_DS =1,000V)，這些條件呼應了工業應用任務的最關鍵點。就元件擊穿電壓而言，對施加的汲極電壓的限制使得實現進一步加速非常困難，在更高的汲極電壓下，進行測試將會對結果產生錯誤影響，因為更有可能出現宇宙射線引起的故障等其他故障機制。其結果是在這種斷態可靠性測試期間沒有測試元件發生故障，由於650V元件遵循與1,200V元件相同的設計標準，因此預期具有同樣的可靠性。

結語

CoolSiC MOSFET在開關操作和損耗方面擁有出色性能，其中一個亮點是能夠利用零閘極偏壓關斷元件，這使得SiC電晶體設計概念成為目前唯一真正的「正常關斷」元件。

本文同步刊登於電子工程專輯雜誌2002年2月號

(參考原文： High-performance SiC MOSFET technology for power electronics design，by Peter Friedrichs)

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