自從大數據問世以來，用於超大規模資料中心、人工智慧(AI)和網路應用的SoC設計人員正面臨不斷演進的挑戰。由於工作量的需求以及必須更快地移動資料，具有先進功能的此類SoC變得益發複雜，且達到了最大光罩尺寸。

因此，設計人員將SoC劃分為多晶片模組(MCM)封裝的較小模組。這些分離的晶片需要超短(ultra-short)和極短(extra-short)距離連結，以實現具有高資料速率的裸片(die)間連接。除了頻寬外，裸片對裸片(die-to-die；D2D)的連接還必須確保是極低延遲和極低功耗的可靠連結。

本文介紹die-to-die連接的幾種不同用例，以及在尋找用於die-to-die連結的高速PHY IP時要考慮的基本注意事項。

Die-to-die連接用例

MCM中die-to-die連接的新用例正在出現，其中一些包括：

1. 高性能運算和伺服器SoC接近最大光罩尺寸
2. 乙太網路交換機和網路SoC超過最大光罩尺寸
3. 具有分散式SRAM人工智慧(AI) SoC，以擴展先進演算法

高性能運算和伺服器SoC的面積正變得越來越大，達到550～800mm²，從而降低了SoC的良率並增加每個裸片的成本。最佳化SoC良率的更好方法是將SoC分為兩個或多個相等的同質裸片(如圖1所示)，並使用裸片間的實體層(PHY) IP連接裸片。在這種用例中，關鍵的要求是極低延遲和零誤碼率，因為更小的多個裸片表述和表現必須像單一裸片一樣。

圖1：需要die-to-die連接的高性能運算和伺服器SoC示例。

乙太網路交換機SoC是資料中心的核心，必須以較12Tbps～25Tbps更高的速率傳送資料，這需要256個通道的100G SerDes介面，因此無法將這種SoC裝入800mm²大小的光罩。為了克服這一挑戰，設計人員將SoC拆分為這樣一種配置：其中，核心裸片被I/O裸片包圍，如圖2所示。然後，使用Die-to-die收發器將核心裸片連接到I/O 裸片。

在這種用例中，僅當die-to-die收發器的頻寬密度遠優於I/O裸片中的長距離SerDes時， 裸片拆分才有效用。因此，關鍵參數是每毫米的裸片邊緣(die-edge)頻寬密度。

圖2：需要die-to-die連接的乙太網路交換機SoC示例。

在一款AI SoC中，每個裸片都包含智慧處理單元(IPU)和位於每個IPU附近的分散式SRAM。在這種用例下，一個裸片中的IPU可能需要依賴於極低延遲的短距離die-to-die連結來存取另一裸片中SRAM的資料。

圖3：需要die-to-die連接的AI SoC示例。

在所有這些用例中，用於die-to-die連接的理想高速PHY可以簡化MCM封裝要求。由於每個通道的輸送量高達112Gbps，因此在通道數量相對有限的情況下可實現非常高的總輸送量。在這種情況下，封裝走線間距和堆疊可能比較保守(L/S通常為10u/10u)。在這些用例中，也可以使用傳統、低成本、基於有機基板材料的封裝途徑。

實現Die-to-die連接的高速PHY IP要求

光互連論壇(OIF)正在定義電氣I/O標準，在超短距離(USR)和極短距離(XSR)鏈路上以高達112Gbps資料速率傳輸資料。這些規範定義了die-to-die的連結(即：封裝內)以及die-to-die到與該SoC位於同一封裝內的光學引擎的連結，從而顯著降低功耗和複雜性，並實現了極高的輸送量密度。

在研究用於MCM的die-to-die連接之高速PHY IP方案時，SoC設計人員必須考慮幾個基本功能，包括：以Gbps或Tbps的資料輸送量或頻寬；以pJ/bit為單位檢視能源效率；以奈秒(ns)為單位測量延遲；以毫米(mm)為單位表度的最遠連結距離；以及誤碼率(無單位)。

資料輸送量或頻寬

為了實現與其它收發器的互通性，die-to-die PHY IP必須確保符合USR和XSR鏈路的相關OIF電氣規範。支援脈衝振幅調變(PAM-4)和不歸零(NRZ)信令對於滿足兩種鏈路的要求並實現每通道最大112Gbps頻寬至關重要。這種信令支援非常高的頻寬效率，因為在MCM中的die之間傳輸的資料量非常大，因此頻寬效率是至關重要的要求。資料移動速率通常在Tbps水準，這就限制了分配給USR和XSR鏈路的晶片邊緣(前端/beach front)的大小。

但是，同樣重要的是支援多種資料速率。通常，期望在假設其資料速率與內部建構資料速率相匹配或支援晶片對晶片(chip-to-chip)協定所需的所有資料速率的條件下，實現die-to-die的連結。例如，即使在諸如32Gbps這樣的高速下，PCI Express也必須支持低至2.5Gbps的資料速率以進行協定初始化。

連結距離

在die-to-die的實現中，大量資料必須流經橋接裸片間間隙的短資料路徑。為確保將裸片放置在封裝基板上時的最大靈活性，PHY IP必須支援TX和RX之間50mm的最長距離。

能效

能效成為重要的因素，尤其是在將SoC功能劃分為多個同質裸片的用例中。在這種情況下，設計人員尋求在不影響SoC總功耗預算的情況下，在裸片之間推送大量資料的方法。理想的die-to-die PHY IP的能效應優於1pJ/bit或等效的1mW/Gbps。

延遲和誤碼率

為了使裸片之間的連接「透明」，延遲必須極低，同時必須最佳化誤碼率(BER)。由於採用簡化的架構，die-to-die PHY IP本身可實現超低延遲，而BER優於10e-15。根據鏈路距離，可能需採用前向糾錯(FEC)機制保護互連，以實現如此低的BER。FEC延遲會影響方案的整體延遲。

Macro佈局

除了這些與性能相關的參數外，PHY IP還必須支持在裸片所有位向的部局，以實現裸片以及MCM的高效平面規劃。巨集(macro)的最佳化佈局可實現低耦合的高效裸片間佈線、最佳化的裸片和MCM大小，並最終提高能效。

選擇die-to-die的PHY IP時，還有許多其它考慮因素，包括整合可測試性功能，以便能夠在封裝之前對裸片進行生產測試，但前述幾點是最重要的。

結論

更高的資料速率和更複雜的功能正在增加用於超大規模資料中心、AI和網路應用的SoC大小。隨著SoC尺寸接近光罩尺寸，設計人員被迫將SoC分成較小的裸片，這些裸片封裝在MCM中，以實現高良率並降低總體成本。然後，MCM中的較小裸片透過die-to-die互連進行連結，這些互連具有極低功耗，而且每個裸片邊緣都具有高頻寬。

在高性能運算和AI應用中，大的SoC被分為兩或多個同質裸片；在網路應用中，I/O和互連內核被分為單獨的裸片。在這種SoC中，die-to-die的互連必須不影響整體系統性能，並且要求低延遲、低功耗和高輸送量。這些要求推動了對於諸如Synopsys的DesignWare USR/XSR PHY IP等高輸送量die-to-die PHY的需求。DesignWare USR/XSR PHY IP支援MCM設計中的die-to-die連結，每通道資料速率高達112Gbps，兼具高能效。此外，它還符合用於USR和XSR連結的OIF CEI-112G和CEI-56G標準。

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