CEVA公司推出新型CEVA-X DSP架構，重新定義了基頻應用中控制和資料平面處理的性能和能效。憑藉CEVA在基頻處理器上積累的實力(迄今已有超過60億設備內建了CEVA的處理器技術)，新的CEVA-X架構可以勝任日益複雜的基頻設計，適用於廣泛的應用場景，包括LTE-Advanced實體層控制、機器通訊(MTC)和無線連接技術等。

新型CEVA-X使用可擴展的VLIW/SIMD架構、高達128位元的SIMD、可變流水線長度和支援定點運算和浮點運算。與前一代CEVA-X相比，新型CEVA-X可以提供兩倍以上的DSP性能，而功耗卻低50%。這種架構還包括專用的32位元零延遲指令集架構(ISA)、32位元硬體除法和乘法、動態分支預測和超快上下文交換，以提供現代基頻設計所要求的高效率控制處理。

CEVA-X4是建基於新型CEVA-X DSP架構的首款核心，用於 2G/3G/4G/5G基頻中multi-RAT多載波實體層控制處理中最複雜的工作負荷。CEVA-X4是專為解決新一代數據機設計中所面臨到的三個最關鍵挑戰而設計的：
?高效率控制處理：對於多載波聚合來說，L1 PHY控制處理顯著增加。例如，要並行處理高達五個載波分量和在多個載波上連續處理多個PHY控制任務時，需要新一代Rel-13 LTE Advanced Pro數據機。
?強大的DSP處理：需要顯著提高DSP的性能以支援繁重的LTE工作負荷，包括逐個通道測量、校正和解碼，以及其他RAT標準。
?先進的系統控制：為了以較低的延時限制方式處理系統中的多個加速器、DSP和協同處理器，需要進行複雜的系統調度和資料通訊管理。

為了克服這些挑戰，CEVA-X4以高效率方式組合了一組獨特的基頻最佳化特點和功能，這種128位元寬VLIW/SIMD處理器在四個相同的標量處理單元(SPU)中具有八個MAC，並有十段流水線，且採用16nm製程以1.5GHz運行，從而實現每秒160億次運算(GOPS)。處理器的高效率控制特性包括整數流水線、帶有硬體除法和乘法的全面32位元RISC ISA及分支目標緩衝器(BTB)，CoreMark/MHz評分為4.0分，比目前智慧手機中所使用的最成熟的內部DSP高60%(每執行緒)。

對於系統控制來說，CEVA-X4利用創新的CEVA-Connect技術協調整個PHY系統，包括DSP、協同處理器、加速器、記憶體和系統介面，為數據機設計提供了一種整體方法。它配備了專用硬體協同處理器介面，引入了無需軟體干預的自動資料和控制通訊管理機制。其記憶體子系統支援先進的非阻塞2-way或4-way Cache機制，並具有硬體和軟體預取能力。

活動簡介

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